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IDT70T3509M
High-Speed 2.5V
1024K x 36 Dual-Port Synchronous Static RAM
Commercial Temperature Range
Timing Waveform of Read Cycle for Pipelined Operation
( FT /PIPE 'X' = V IH ) (1,2)
t CYC2
CLK
CE 0
t CH2
t CL2
t SC
t HC
t SC
t HC
(3)
CE 1
t SB
t HB
t SB
t HB
BE n
R/ W
t SW t HW
(5)
t SA
t HA
ADDRESS
(4)
An
An + 1
An + 2
An + 3
(1 Latency)
t CD2
t DC
DATA OUT
OE
(1)
t CKLZ
(1)
Qn
Qn + 1
t OHZ
t OLZ
t OE
Qn + 2
(5)
,
5682 drw 05
Timing Waveform of Read Cycle for Flow-Through Output
( FT /PIPE "X" = V IL ) (1,2,6)
t CYC1
CLK
CE 0
t CH1
t CL1
t SC
t HC
t SC
t HC
CE 1
t SB
t HB
(3)
BE n
R/ W
t SW t HW
t SA
t HA
t SB
t HB
ADDRESS
(4)
An
An + 1
An + 2
An + 3
t CD1
t DC
t CKHZ
DATA OUT
Qn
Qn + 1
Qn + 2
(5)
t CKLZ
t OHZ
t OLZ
t DC
NOTES:
OE
(1)
t OE
5682 drw 06
,
1. OE is asynchronously controlled; all other inputs depicted in the above waveforms are synchronous to the rising clock edge.
2. ADS = V IL , CNTEN and REPEAT = V IH .
3. The output is disabled (High-Impedance state) by CE 0 = V IH , CE 1 = V IL , BE n = V IH following the next rising edge of the clock. Refer to
Truth Table 1.
4. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers
are for reference use only.
5. If BE n was HIGH, then the appropriate Byte of DATA OUT for Qn + 2 would be disabled (High-Impedance state).
6. "x" denotes Left or Right port. The diagram is with respect to that port.
11
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